Product was successfully added to your shopping cart.
Инженер-верификатор (SystemVerilog/UVM)
вторник, 9 августа 2016 г.
АО "ВНИИРТ"
Москва, м. Электрозаводская
Во Всероссийском научно-исследовательском Институте радиотехники (одного из ведущих оборонных научно-исследовательских предприятий) открыта позиция инженера верификатора.
Обязанности:
Написание технической документации, спецификаций;
Создание и поддержка тестовых окружений для функциональной верификации устройств на ПЛИС;
Создание скриптов для сборки и компиляции проектов;
Требования:
Высшее техническое образование;
Опыт работы на подобной должности от 3 лет;
Знание основных принципов верификации и тестирования;
Опыт работы с SystemVerilog и библиотекой UVM;
Написание скриптов – tcl, bash, Makefile;
Опыт работы с системами Git, Subversion, JIRA;
Необходим опыт функциональной верификации ASIC или FPGA;
Знание английского языка – чтение профессиональной литературы;
Условия:
Оформление согласно ТК РФ Белая заработная плата (обсуждается с
успешным кандидатом)