SystemVerilog

Класс Coverage

Класс Scoreboard

Класс Scoreboard описан в файле Scoreboard.sv. Основной метод класса Scoreboard::start() последовательно берет посланные приемниками транзакции из почтовых ящиков: rcvr2sb[0].get(old_trans);rcvr2sb[1].get(new_trans); и сравнивает их: if (old_trans.compare(new_trans)) begin $display(" %0d : Scoreboard : Equal outputs ",$time);end else begin $display(" %0d : Scoreboard : **ERROR: Unequal outputs ",$time); ...

Класс Receiver

Объявленный в файле Receiver.sv класс Receiver также, как и драйвер, содержит метод start(): task start();Transaction trans = new();  while (!trans.stop) begin receive(trans); rcvr2sb.put(trans); end endtask : start Пока не пришел сигнал...

Класс Driver

Класс Driver описан в файле Driver.sv. Основным методом этого класса является метод start(), который вызывается в методе Environment::start(). Этот метод запускает генерацию случайных тестовых воздействий. С помощью вызова встроенной в каждой класс виртуальной функции randomize() переменные класса Transaction, объявленные как rand или randc, заполняются случайными значениями: task start();Transaction trans =...

Класс Transaction

В классе Transaction, описанном в файле Transaction.sv, объявляются данные, которые посылаются на тестируемые схемы и принимаются от них. Для реализации механизма генерации случайных тестовых воздействий все посылаемые на тестируемые схемы сигналы объявляются типами rand bit или randc bit. Принимаемые сигналы объявляются, как bit. Также в классе описаны методы для...

Класс Environment

Класс  Environment  описан в файле  Environment .sv. В нем описываются методы, определяющие архитектуру тестового окружения и управляющие процессом симуляции: new() - конструктор, в котором виртуальные интерфейсы, переданные из программного блока, присваиваются виртуальным интерфейсам, объявленным в классе  Environment . Сам по себе виртуальный интерфейс является неким абстрактным дескриптором физического интерфейса (указатель на физический...

Описание интерфейсов, программного блока testcase и модуля tb_top

Описание интерфейсов В файле Interface.sv объявлены входной и выходной интерфейсы: Оба интерфейса имеют тактовый сигнал в качестве входного. Все сигналы интерфейсов объявлены, как logic. Допускается объявление сигналов входного интерфейса типа bit, т.к. в большинстве случаев не требуется посылать на тестируемую схему тестовые сигналы в неопределенном состоянии. Оба интерфейса содержат тактирующий блок (clocking...

Архитектура тестового окружения

Тестовое окружение на языке SystemVerilog состоит из следующих блоков (см. рис. 6): Рис. 6. Общая архитектура тестового окружения Генератор (Generator) случайных тестовых воздействий генерирует транзакции с учетом наложенных ограничений (Constraint-Random Verification - CRV) и передает их с помощью почтового ящика (MailBox) драйверу. Драйвер (Driver) по входному интерфейсу (Interface) посылает транзакцию на вход...

План верификации

Для проверки идентичности RTL-описаний необходимо выполнить следующую последовательность действий (см. рис. 4): 1) Сгенерировать тестовые воздействия. 2) Послать эти воздействия на входы старой и новой схемы. 3) Сравнить значения на выходах схем. Рис. 4. Схема проверки идентичности RTL-описаний Данная цепочка действий выполняется до тех пор, пока не будет достигнут требуемый уровень функционального покрытия. В SystemVerilog...

Введение

В этом разделе мы рассмотрим пример создания тестового окружения на SystemVerilog для решения задачи верификации, которая нередко встает перед разработчиками. Это задача проверки RTL-описания, в которое были внесены изменения, не изменяющие логику работы схемы. В основном, подобные изменения, направлены на улучшение результатов синтеза. Несколько примеров: Оптимизация критических цепей. Языки описания...