Systemverilog, UVM: Обучающие материалы, вопросы с собеседований, вакансии для разработчиков и верификаторов!
Search
Главная
SystemVerilog
Конструкции языка
SystemVerilog Пример
Утверждения (SVA)
UVM
FAQ
Главная
SystemVerilog
Конструкции языка
SystemVerilog Пример
Утверждения (SVA)
UVM
FAQ
Search
Home
FAQs
SystemVerilog
SystemVerilog
Как проверить, что биты регистра в неопределенном состоянии (Х)
Как проверить, что биты регистра в неопределенном состоянии (Х)
RpINEgeRANti
2022-01-18T14:33:15+03:00
Verilog
:
if (^myreg === 1'bx) ...
Systemverilog
:
if ($isunkown(myreg)) ...