SystemVerilog представляет собой новый тип языка – унифицированный язык описания и верификации аппаратуры (Hardware Description and Verification Language, HDVL). Стандарт языка был разработан организацией Accellera. SystemVerilog включает в себя возможности Verilog, SuperLog, VHDL, PSL, C/C++ и Vera. Некоторые из возможностей языка являются уникальными, но самое главное, что они объединены в один язык, который покрывает весь маршрут разработки RTL-описания и его верификацию.